yosys工具

ysyx的yosys工具（12.28综合到网表）

yosys工具使用

执行下面命令（粗粒度，yosys使用字级单元表示）

1. read_verilog counter.v
2. //细化
3. hierarchy -check -top counter
4. //查看rtl视图
5. show
6. //粗粒度综合
7. proc
8. //优化
9. opt
10. //执行fsm,memory 视图是不变的

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show命令后显示如下图片，这个时候存在过程块proc

执行proc后，过程块消失，全部有小的cell表示

执行opt命令，结果表示单元数目显著减少

执行下面命令（细粒度，yosys使用门级电路表示）

1. //转换为门电路
2. techmap
3. //对一些多位的线网和端口进行拆分, 否则RTLIL中将会包含不必要的位抽取和位拼接操作
4. splitnets -ports
5. //一定要执行opt -full，否则无法show（原因是因为节点太多无法显示）
6. opt -full

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执行下面命令（工艺映射）,先创建个cell.lib

1. dfflibmap -liberty cell.lib

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执行下列命令，先读入规则

1. read_liberty -lib cell.lib

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继续执行

1. abc -liberty cell.lib
2. clean

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至此，完成从RTL代码到网表的转换.

1. //保存网表文件
2. write_verilog netlist.v
3. //输出报告
4. stat -liberty cell.lib

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