用verilog/systemverilog 设计fifo (2)

阙忆然 · 2025-6-5 09:18:32

异步fifo实现中要解决的问题

异步fifo和同步fifo功能相似，但是它的读写由两个时钟信号控制，所以它的设计和同步fifo不同，需要考虑更多的因素。

信号同步到那个时钟域

我们知道，写fifo和写地址更新肯定在写时钟域，也就是在wr_clk的时钟上升沿用以下代码进行更新。
[code]always @ (posedge wr_clk or negedge wr_rst_n) begin if (!wr_rst_n) wr_ptr

高小雨 · 2025-10-20 00:49:45

感谢分享，下载保存了，貌似很强大

嗣伐 · 2025-11-1 06:07:52

谢谢分享，试用一下

珠尿娜 · 2025-12-14 16:03:30

谢谢楼主提供！

陈兰芳 · 2025-12-23 00:35:41

用心讨论，共获提升！

仰翡邸 · 2025-12-31 23:29:05

这个好，看起来很实用

第璋胁 · 2026-1-17 23:54:00

感谢分享，学习下。

稼布欤 · 2026-1-19 11:04:06

喜欢鼓捣这些软件，现在用得少，谢谢分享！

挠溃症 · 2026-1-24 05:06:44

谢谢楼主提供！

榷另辑 · 2026-1-27 07:57:11

谢谢楼主提供！

呶募妙 · 2026-1-28 05:01:21

鼓励转贴优秀软件安全工具和文档！

咫噎 · 2026-2-2 04:40:12

谢谢分享，辛苦了

梅克 · 2026-2-5 04:28:35

前排留名，哈哈哈

缑娅瑛 · 2026-2-8 05:21:04

这个好，看起来很实用

呈步 · 2026-2-8 18:10:12

感谢分享

咫噎 · 2026-2-8 20:17:41

前排留名，哈哈哈

豌畔丛 · 2026-2-9 00:52:53

前排留名，哈哈哈

崔竹 · 2026-2-9 23:26:29

鼓励转贴优秀软件安全工具和文档！

驼娑 · 2026-2-10 15:48:39

yyds。多谢分享

眩疝诺 · 2026-2-10 22:36:25

喜欢鼓捣这些软件，现在用得少，谢谢分享！

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